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　　VLSI Symposium是集成电路领域最具盛名的三大国际会议(IEDM, ISSCC和VLSI)之一，今年VLSI Symposium于6月16日至6月20日在美国夏威夷举行，会议汇集了世界各地行业和学术界的工程师和科学家，讨论超大规模集成电路制造和设计中的挑战和难题。
 

　　随着先进工艺节点的持续推进，二维半导体晶体管的研发有助于延续摩尔定律，持续推进晶体管特征尺寸的微缩，不断提升芯片算力。在基于二维半导体沟道的晶体管中，沟道的质量至关重要，常规直接生长方法沉积的多晶沟道存在大量晶界，导致器件较低的载流子迁移率。而通过单晶衬底外延生长的二维半导体成本较大，制备器件所必需的转移过程也会带来污染与缺陷等。此研究受单晶衬底外延生长的启发，在硅片上设计了非晶Al2O3三角形类台阶图案，同时利用二维半导体在非晶Al2O3和SiO2上吸附能的差异性(图1a)，促进单晶ML-MoS2阵列的选择性区域生长(Selectiveareagrowth, SAG)(图1b)。同时在SAG单晶ML-MoS2上直接(无需转移过程)进行了大规模双栅晶体管的制备(图1c-d)。
 

　　图1. SAG MoS2晶体管概念与集成。(a) DFT计算二维半导体MoS2在不同非晶衬底上的吸附能；(b)图案化工艺辅助的SAG单晶ML-MoS2；基于SAGML-MoS2沟道的双栅晶体管(c)三维示意图和 (d) 阵列显微镜图

 

　　图2. SAG MoS2晶体管性能。(a) 基于SAG ML-MoS2沟道的背栅晶体管与直接生长制备的MoS2背栅晶体管转移特性曲线对比；(b)本工作中SAG ML-MoS2晶体管性能与相关文献对比的基准图

 

　　基于SAG ML-MoS2沟道的背栅晶体管开态电流较直接生长的MoS2沟道晶体管提升104倍，亚阈值摆幅减小2倍(图2)。晶体管阵列中器件最大载流子迁移率可达62.8 cm2/Vs，电流开关比>108。此晶体管性能随着点缺陷、栅介质等的调控可以进一步提升。该研究成果以“Single-crystalline monolayer MoS2arrays based high-performance transistors via selective-area CVD growth directly on silicon wafers”为题在大会作报告。
 

　　中国科大微电子学院硕士研究生朱贵旭为该论文第一作者，石媛媛教授为通讯作者，该项研究得到了国家自然科学基金的资助，同时也得到了中国科大信息科学技术学院、微纳研究与制造中心以及理化中心的支持。(微电子学院、科研部)